Modèle de faute
Les modèles de faute sont des abstractions utilisées pour modéliser un défaut accidentel dans un circuit électronique (numérique). Chaque type de modèle de faute peut correspondre à plusieurs origines physiques différentes. Cette représentation abstraite permet de prédire l’impact du défaut sur le fonctionnement global d’un circuit.
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Il est courant de développer des tests qui permettent de détecter un type de faute et de la propager jusqu’à un point observable du circuit. Ceci permet de tester les circuits numériques et d'écarter les puces défectueuses.
Définitions
modifierFautes générales
modifier- Stuck-at-fault (SF, SA0 ou SA1) : une cellule ou une ligne est bloquée a 0 ou 1 ;
- Transition-fault (TF) : une cellule ou une ligne ne peut pas réaliser de transition 1→0 ou 0→1 ;
- Coupling-fault (CF) : une cellule ou une ligne qui effectue une transition 1→0 ou 0→1 affecte l'état d'une autre ligne ou cellule ;
- Delay fault (ADF) : une cellule ou une ligne réalise une transition correcte mais beaucoup plus lentement que prévu.
Fautes spécifiques aux mémoires
modifier- Address decoder fault (ADF) : type de faute spécifique aux mémoires, certaines adresses ne peuvent être accédées ou bien accèdent à plusieurs emplacements mémoire ;
- Retention fault (ADF): type de faute spécifique aux mémoires, une cellule mémoire ne parvient pas à maintenir son état au-delà d'un certain temps.
Exemple
modifierVoici un exemple simple de faute de type blocage (stuck-at) sur un circuit constitué d'une porte ET à deux entrées (a, b) et une sortie « c ».
Un blocage de l'entrée a sur la valeur 0 se traduit par une sortie c toujours à 0.
Appliquer le vecteur de test (a = 1, b = 1) permet de détecter une telle faute et donc d'écarter un circuit défectueux.
Dans cet exemple, c est une sortie observable, a et b sont des entrées contrôlables.
Dans un circuit complexe, il faudrait trouver le moyen de contrôler (a, b) et de propager le blocage de c vers un point observable du circuit, comme une sortie fonctionnelle ou une sortie dédiée au test.
Bibliographie
modifier- Laung-Terng Wang, Cheng-Wen Wu, Xiaoqing Wen, VLSI Test Principles and Architectures, Elsevier, , 777 p. (ISBN 978-0-12-370597-6)
